Проектирование на FPGA 7 серии

Описание курса
‍Если вы заинтересованы в наиболее эффективном использовании аппаратных ресурсов кристаллов FPGA 7 серии, этот курс для вас. Он будет полезен как искушенным, так и менее опытным разработчикам на FPGA, которые уже освоили материал курса «Проектирование на FPGA в Vivado Design Suite». Главная задача данного курса - помочь студентам понять методологию рационального проектирования на базе основных ресурсов, доступных в этом семействе.

Охватываемые темы включают в себя: обзор ресурсов кристалла FPGA, устройство блоков CLB, ресурсы тактирования MMCM и PLL, глобальную и региональную сети тактирования, тактирование блоков ввода-вывода, ресурсы памяти, FIFO, DSP и прочие синхронные ресурсы. Кроме того, рассматриваются аспекты использования контроллера памяти и специальных аппаратных ресурсов, доступных в каждом из подсемейств (EMAC, технология PCI Express и гигабитные трансиверы).

Курс предполагает детальное разъяснение методов написания корректного HDL кода, которые помогут разработчикам избежать большинства ошибок и позволят максимально эффективно использовать ресурсы кристаллов FPGA. Сочетание теоретических занятий и практических работ даст возможность на практике закрепить изучаемый материал.

‍Продолжительность
‍2 дня

‍Кому будет полезен курс?
‍Тем, кто уже освоил материал курса "Проектирование на FPGA в Vivado Design Suite"

‍Что нужно знать заранее?
– Материал курса "Проектирование на FPGA в Vivado Design Suite"
– Иметь опыт проектирования на VHDL или Verilog

‍Программное обеспечение
‍Vivado Design Suite

‍Аппаратные ресурсы
‍Artix-7, Kintex-7 и Virtex-7

‍По завершении курса вы будете иметь все необходимые навыки для того чтобы:
– Уметь описать функциональность 6-входовых LUT и знать устройство блоков CLB кристаллов 7 серии
– Иметь представление о доступных ресурсах блоков CLB и возможных конфигурациях слайсов в кристаллах 7 серии
– Использовать блочную память RAM, FIFO и блоки DSP, доступные в кристаллах 7 серии
– Правильно конфигурировать блоки ввода/вывода и ресурсы SERDES
– Уметь использовать MMCM, PLL и трассировочные тактовые ресурсы, представленные в каждом из этих семейств
– Использовать аппаратные ресурсы, доступные для реализации высокопроизводительных интерфейсов физического уровня DDR3
– Уметь использовать дополнительные специализированные аппаратные ресурсы, доступные в кристаллах 7 серии
– Написать HDL код, оптимально использующий ресурсы кристалла и позволяющий максимально использовать возможности FPGA 7 серии

‍Структура курса

День 1
– Обзор кристаллов 7 серии
– Архитектура CLB
– Триггеры CLB
– Лабораторная работа 1: Ресурсы CLB
– Ресурсы памяти
– Лабораторная работа 2: Ресурсы памяти
– Ресурсы DSP
– Лабораторная работа 3: Ресурсы DSP

День 2
– Ресурсы ввода/вывода
– Лабораторная работа 4: Ресурсы ввода/вывода
– Средства тактовой синхронизации
– Лабораторная работа 5: Средства тактовой синхронизации
– Контроллеры памяти
– Специализированные аппаратные ресурсы
– Технология кодирования на HDL

‍Описание лабораторных работ

Лабораторная работа 1
Ресурсы CLB – в данной практической работе синтезируется 32-разрядный счетчик с дополнительной логикой и конвейеризацией. С помощью Device и Schematic Viewer из Vivado Design Suit проверяется корректность использования ресурсов. С помощью Schematic Viewer осуществляется проверка реализации.

Лабораторная работа 2
Ресурсы памяти – создается RTL код, для реализации двухпортовой блочной памяти RAM. Выполняется проверка в Schematic viewer. По желанию, можно изменить RTL код для реализации блочной памяти в режиме WRITE_FIRST.

Лабораторная работа 3
Ресурсы DSP – синтез и реализация блока умножения с накоплением 24x17 (MAC). Отображение используемых ресурсов кристалла в Schematic viewer. Реализация умножителя с большим количеством разрядов и внутренними регистрами конвейеризации, с помощью соответствующего ядра из IP-каталога. Проверка результатов с помощью Schematic viewer.

Лабораторная работа 4
Ресурсы ввода/вывода – использование мастера SelectIO Interface Wizard для создания высокоскоростного source-synchronous выходного интерфейса. При моделировании исследуется поведение различных блоков. Кроме того, используется Schematic viewer для отображения аппаратных ресурсов кристалла, задействованных в созданном блоке высокоскоростного интерфейса.

Лабораторная работа 5
Средства тактовой синхронизации – использование Clocking Wizard для создания и оптимизации MMCM и трассировочных ресурсов в кристалле. Выполняется интегрирование в проект сгенерированного модуля. По завершении реализации с помощью Schematic viewer проверяется корректность использования аппаратных ресурсов и исследуются другие аспекты физической реализации проекта.