SystemVerilog UVM

Описание курса
Это трехдневный курс для инженеров, которые заинтересованы в разработке среды верификации используя универсальную методологию верификации SystemVerilog UVM. Сначала, изучается моделирование на уровне транзакций Transaction Level Modeling (TLM) и базовая структура тестбенча с различными стратегиями подключения к тестируемому модулю (DUT), анализирующим элементам, таким как «табло» и сборщики покрытия. Затем, изучается написание гибких тестбенчей используя фабрику классы, иерархию, конфигурацию и управление тестовыми воздействиями используя последовательности. Также, изучите разработку и использование регистрового слоя.Выполнение лабораторных работ дополняет лекционный материал.

Стандарт универсальной методологии верификации (UVM) Accellera определяет методологию использования SystemVerilog для верификации сложных дизайнов. UVM позволяет инженерам создавать подробные и повторно используемые тестовые среды. UVM — это надежная методология со многими расширенными функциями. На этом семинаре инженеры научатся применять UVM для верификации на уровне транзакций, генерации случайных тестов с ограничениями, функционального покрытия и табло. Темы включают: фазы тестирования UVM, библиотеки классов UVM, утилиты UVM, фабрики UVM, секвенсоры UVM, драйверы UVM, мониторы UVM, табло UVM, регистры UVM, настройку тестов UVM и регистровый слой UVM.

Продолжительность
3 дня

По завершении курса будете знать
• Обзор UVM
• Объектно-ориентированную верификацию SystemVerilog
• Последовательность элементов UVM
• Секвенсоры и драйверы UVM
• Мониторы и агенты UVM
• Функциональное покрытие UVM
• Среды, предсказатели и табло UVM
• Тесты и расширенные последовательности UVM
• Фабрика и конфигурация UVM
• Регистровый уровень UVM

Лабораторные работы
В процессе обучения выполняются лабораторные работы на QuestaSim по каждой теме занятий, которые дополняют лекционный материал. Практические задания включают:
• Моделирование простого тестбенча UVM и DUT
• Изучение всех частей полного тестбенча UVM
• Определение и моделирование последовательности элементов
• Определение и моделирование драйвера и секвенсора UVM
• Определение и моделирование монитора и агента UVM
• Определение, моделирование и проверка покрытия
• Определение и моделирование табло и среды UVM, и проверка выходов тестируемого модуля DUT
• Определение и моделирование теста, который запускает несколько последовательностей
• Определение и моделирование конфигурации тестовой среды UVMы

Знания, необходимые для прохождения курса
• Курс SystemVerilog для верификации.
• Инженерам следует понимать особенности дизайна и верификации SystemVerilog, такие как, новые типы данных, интерфейсы, объектно-ориентированное программирование, генерация случайных чисел, функциональное покрытие, взаимодействие процессов.