Проектирование на FPGA в Vivado Design Suite #2

59 970 ₽

Сложность: средний
Продолжительность: 3 дня
Формат участия: в классе/онлайн
Расписание: по согласованию

Описание курса
В этом курсе изучаются методы создания эффективного проекта на FPGA с использованием синхронных технологий проектирования, методы разработки подсистем с помощью Vivado IP-интегратора, рассматриваются вопросы оптимального описания на HDL коде для повышения производительности и отладки проектов с несколькими тактовыми доменами.

Продолжительность
3 дня

Кому будет полезен курс?
Разработчикам цифровой аппаратуры, которые желают повысить свой уровень знаний по проектированию на FPGA.

Что нужно знать заранее?
– Материал курса «Проектирование на FPGA в Vivado Design Suite #1»
– Иметь опыт работы на VHDL или Verilog
– Иметь опыт разработки цифровых схем

Программное обеспечение
Vivado Design Suite

Аппаратные ресурсы
– Архитектура: UltraScale и 7 серия
– Отладочная плата: Kintex UltraScale FPGA KCU105 или Kintex-7 FPGA KC705

По завершении курса вы будете иметь все необходимые навыки для того чтобы:
– Использовать Tcl скрипт для создания проекта, добавления исходников и реализации проекта
– Описывать и использовать ресурсы генераторов тактовых частот в проекте
– Уметь реализовывать функцию сброса, без ухудшения надежности и снижения быстродействия проекта
– Применять дополнительные временные ограничения, как часть процедуры “Baselining”, для тонкой настройки проекта
– Создавать «блок дизайн» в Vivado IP-интеграторе
– Создавать и упаковывать собственный IP, добавлять в Vivado IP каталог для последующего многократного использования
– Описывать маршрут проектирования HLx для повышения производительности
– Уметь применять логический анализатор Vivado для отладки проекта с несколькими тактовыми доменами с помощью нескольких модулей отладки ILA
– Использовать технологию синхронного проектирования
– Уметь описать процесс конфигурирования FPGA

Структура курса

День 1

– Введение в методологию проектирования UltraFast – Обзор методологий, рассматриваемых в этом курсе (Лекция, Демонстрация)
– Написание скриптов для проектного режима среды проектирования Vivado – Объясняется, как писать Tcl команды в проектном режиме (Лекция, Лабораторная работа)
– Ресурсы тактирования – Описываются различные ресурсы тактирования, их размещение и трассировка в проекте (Лекция)
– Технология синхронного проектирования – Рассматривается технология синхронного проектирования, используемая в проектах на FPGA (Лекция)
– Дублирование регистров – Использование дублирования регистров для уменьшения количества высоконагруженных цепей в проекте (Лекция)
– Перезапуск – исследуется влияние использования асинхронных сбросов в работе проекта (Лекция, Лабораторная работа)

День 2

– Логические ресурсы блоков ввода/вывода – рассмотрение ресурсов и свойств блоков ввода/вывода, необходимых для достижения требуемых временных параметров (Лекция)
– Отчет Timing Summary – Использование отчета Timing Summary после реализации для определения параметров быстродействия (Лекция, Демонстрация)
– Сгенерированные тактовые сигналы - Использование отчета report_clock_networks для выявления наличия сгенерированных тактовых сигналов (Лекция, Демонстрация)
– Ограничения Clock Group – Применение ограничения set_clock_groups для асинхронных тактовых доменов (Лекция, Демонстрация)
– Основные сведения по Timing Exception – ограничения Timing Exception и использование их для тонкой настройки временных параметров проекта (Лекция, Лабораторная работа, Демонстрация)
– Создание и упаковка собственного IP – Создание, упаковка и включение собственного IP в Vivado IP каталог (Лекция, Лабораторная работа)

День 3

– Использование IP контейнера – использование IP контейнера, как одного файла, представляющего IP (Лекция, Демонстрация)
– Проектирование с IP интегратором – Использование Vivado IP интегратора для создания подсистемы uart_led (Лекция, Лабораторная работа, Демонстрация)
– Введение в маршрут проектирования HLx – Использование маршрута проектирования HLx для увеличения производительности и уменьшения времени компиляции при создании и верификации проекта (Лекция, Лабораторная работа, Демонстрация)
– Процесс конфигурирования – Пояснение процессов конфигурирования FPGA, в том числе, таких как включение питания, проверка CRC и др. (Лекция)
– Сбор данных в нескольких тактовых доменах – рассмотрение процесса отладки проекта с несколькими тактовыми доменами, требующего нескольких модулей ILA (Лекция, Лабораторная работа)
– Анализ проекта с использованием Tcl команд – рассмотрение процесса анализа проекта с использованием Tcl команд (Лекция, Лабораторная работа, Демонстрация)
– Анализ потребляемой мощности и оптимизация в Vivado Design Suite – Использование команды report_power для оценки потребляемой мощности (Лекция, Лабораторная работа)

записаться на обучение