Проектирование на FPGA
в Vivado Design Suite #3

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ

Описание курса

Данный курс посвящен технологиям оптимизации временных параметров, как то: методология работы с временными ограничениями «baselining», техника синхронизации сигналов между асинхронными тактовыми доменами, техника оптимального описания схем на HDL. Кроме того, рассматриваются вопросы отладки проекта с использованием расширенных возможностей логического анализатора Vivado.

Продолжительность

3 дня

Кому будет полезен курс?

Разработчикам цифровой аппаратуры, уверенно владеющим языком HDL, имеющим хорошее представление об архитектуре FPGA, и обладающим опытом работы в среде проектирования Vivado.

Что нужно знать заранее?

Материал курса «Проектирование на FPGA в Vivado Design Suite #1»
Материал курса «Проектирование на FPGA в Vivado Design Suite #2»
Иметь достаточный опыт работы на VHDL или Verilog
Обладать опытом разработки цифровых систем

Программное обеспечение

Vivado Design Suite

Аппаратные ресурсы

Архитектура: UltraScale и FPGA 7 серии
Отладочная плата: Kintex UltraScale FPGA KCU105 или Kintex-7 FPGA KC705

По завершении курса вы будете иметь все необходимые навыки для того чтобы:

Применять различные альтернативные методики для повышения надежности проекта
Определять проект с корректно заданными временными ограничениями
Задавать временные ограничения по методологии «baselining» для оптимизации путей внутри тактовых доменов
Оптимизировать HDL код для эффективного использования ресурсов FPGA и обеспечения требований к параметрам быстродействия
Создавать более надежный проект, менее уязвимый в части метастабильности и в последующем требующий меньше времени на отладку
Увеличивать быстродействие, применяя технологию проектирования на FPGA
В полной мере использовать отчеты и утилиты среды проектирования Vivado design Suite и, прежде всего, отчет Clock Interaction

Структура курса

День 1
Методология проектирования UltraFast – Обзор методологий, рассматриваемых в этом курсе (Лекция, Демонстрация)
Временное моделирование – Моделирование после реализации проекта для проверки корректности его работы на кристалле (Лекция, Лабораторная работа)
Непроектный режим работы среды проектирования Vivado Design Suite – Создание проекта в непроектном режиме (Лекция)
Система контроля версий в среде проектирования Vivado Design Suite – Использование системы контроля версий в маршруте проектирования Vivado (Лекция, Лабораторная работа)
Работа с временными ограничениями «baselining» - Рекомендуемый Xilinx порядок работы с процедурами baselining для последовательного достижения требуемых временных характеристик проекта (Лекция, Лабораторная работа, Демонстрация)
Конвейеризация – Использование конвейеризации для повышения быстродействия проекта (Лекция, Лабораторная работа)

День 2
Техника описания логики на HDL – Применение соответствующего кода HDL для использования ресурсов аппаратных блоков (Лекция, Лабораторная работа)
Отчет о взаимодействии тактовых доменов – Применение отчета report_clock_interaction для определения взаимодействия между тактовыми доменами (Лекция, Демонстрация)
Режимы конфигурации – Различать различные режимы загрузки и выбирать подходящий режим для дизайна (Лекция)
Цепи синхронизации – Применение цепей синхронизации для передачи сигналов между тактовыми доменами (Лекция, Демонстрация)
Отчет Report_Datasheet – Использование отчета report_datasheet для определения оптимального запаса времени по Setup и Hold для входных/выходных интерфейсов (Лекция, Демонстрация)
Динамическая оценка потребления с помощью Vivado Power Report – Использование файла SAIF (switching activity interface format) для определения точного потребления проекта (Лекция, Лабораторная работа)

День 3
Маршрут отладки в IP интеграторе – Введение модуля отладки в блочный проект IP-интегратора (Лекция, Лабораторная работа)
Отладка с удаленного ПК с помощью логического анализатора Vivado – Использование логического анализатора Vivado для конфигурирования FPGA, настройки условий захвата данных, просмотра записанных данных с удаленного ПК (Лекция, Лабораторная работа)
Модуль JTAG-to-AXI Master – Применение модуля отладки JTAG-to-AXI Master для записи/чтения данных в/из периферии, подключенной по AXI интерфейсу (Лекция, Демонстрация)
Захват данных с помощью конечного автомата логического анализатора Vivado – Применение конечного автомата захвата для запуска ILA и захвата данных в логическом анализаторе Vivado (Лекция, Лабораторная работа)
Манипулирование свойствами проекта с помощью Tcl – Запрос объектов проекта и задание свойств с помощью различных команд Tcl (Лекция, Лабораторная работа)

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ