Проектирование на FPGA в Vivado Design Suite #4

59 970 ₽

Сложность: сложный
Продолжительность: 3 дня
Формат участия: в классе/онлайн
Расписание: по согласованию

Описание курса
Этот курс охватывает самые сложные аспекты среды проектирования Vivado Design Suite и аппаратной платформы Xilinx. Данный курс позволяет использовать расширенные возможности среды проектирования Vivado для реализации проекта.

Продолжительность
3 дня

Кому будет полезен курс?
Разработчикам, которым необходимы углубленные знания по использованию инструментов Xilinx, с тем, чтобы повысить быстродействие разрабатываемых проектов, повысить эффективность использования ресурсов FPGA, и, соответственно, улучшить продуктивность своей работы.

Что нужно знать заранее?
– Материал курса «Проектирование на FPGA в Vivado Design Suite #2»
– Материал курса «Проектирование на FPGA в Vivado Design Suite #3»
– Не менее 6 месяцев опыта разработки на FPGA

Программное обеспечение
Vivado Design Suite

Аппаратные ресурсы
– Архитектура: UltraScale и FPGA 7 серии
– Отладочная плата: Kintex UltraScale FPGA KCU105 или Kintex-7 FPGA KC705

По завершении курса вы будете иметь все необходимые навыки для того чтобы:
– Применять и модифицировать в проекте соответствующие временные ограничения на входные/выходные пути для интерфейсов source-synchronous и system-synchronous
– Осуществлять анализ временного отчета для определения центрального положения фронта тактового сигнала в окне данных
– Использовать скрипты Tcl в непроектном режиме для синтеза, реализации и генерации пользовательского временного отчета
– Использовать технику floorplanning для повышения быстродействия проекта
– Использовать расширенные опции реализации: такие как инкрементная компиляция, физическая оптимизация, повторная разводка критических по времени путей
– Использовать функции безопасности, шифрование битового протока и аутентификации с помощью AES для защиты IP и проекта
– Различать дополнительные возможности конфигурирования FPGA, такие как daisy chains (последовательное конфигурирование нескольких FPGA, включенных в цепочку) и gangs (параллельное конфигурирование нескольких FPGA)
– Отлаживать проект на этапе запуска, для решения проблем, связанных с началом работы FPGA, таких, как захват в MMCM и выход проекта из состояния сброса

Структура курса

День 1

– Введение в методологию проектирования UltraFast – Обзор методических рекомендаций, рассматриваемых в этом курсе (Лекция)
– Скрипты в непроектном режиме Vivado Design Suite – Запись Tcl команд в непроектном консольном режиме (Лекция, Лабораторная работа)
– Использование процедур и списков в Tcl скрипте (Лекция) – Применение процедур и списков в Tcl скрипте
– Использование регулярных выражений regexp в Tcl скрипте – Использование регулярных выражений для поиска шаблона в текстовом файле при работе скрипта в среде проектирования Vivado Design Suite (Лекция, Лабораторная работа)
– Введение в библиотеку Tcl скриптов Xilinx Tcl Store (Лекция, Демонстрация)
– Отладка и обработка ошибок в Tcl скрипте – Пояснение процесса отладки ошибок в Tcl скрипте (Лекция)
– Сценарии для входных/выходных временных параметров – Обзор различных сценариев для входных/выходных временных параметров, таких как интерфейсы source- и system-synchronous, прямой и MMCM захват, выравнивание данных по центру или фронту (Лекция)
– Source-Synchronous интерфейс – Применение ограничений на задержу по входу/выходу и выполнение статического временного анализа для source-synchronous, DDR интерфейса (Лекция, Лабораторная работа)

День 2

– System-Synchronous интерфейс - Применение ограничений по входу/выходу и выполнение статического временного анализа для входного system-synchronous интерфейса (Лекция, Лабораторная работа)
– Приоритет временных ограничений – Определение приоритета временных ограничений (Лекция)
– Анализ «что если?» - Разъяснение процесса временного анализа при использовании мультиплексора тактовых частот (Лекция)
– Daisy Chains и Gangs конфигурирование FPGA – Описываются дополнительные режимы конфигурирования для нескольких FPGA
– Управление удаленным IP – Сохранение IP и связанных файлов в каталоге, отличном от текущего рабочего каталога проекта (Лекция, Лабораторная работа)
– Введение в Floorplanning - Введение в Floorplanning и использование Pblock при Floorplanning (Лекция)
– Анализ проекта и Floorplanning – Изучение возможностей анализа проекта в Vivado Design Suite до и после реализации (Лекция, Лабораторная работа)
– Инкрементная компиляция – Использование инкрементной компиляции при малых изменениях в RTL коде (Лекция, Лабораторная работа)

День 3

– Оптимизация на физическом уровне – применение оптимизации на физическом уровне для достижения требуемых временных параметров (Лекция, Лабораторная работа)
– Режим ECO среды проектирования Vivado Design Suite – Использование режима ECO для внесения изменений в предварительно реализованный проект и применение изменений к исходному проекту (Лекция, Лабораторная работа)
– Запуск и отладка дизайна при старте – отладка событий при старте FPGA (Лекция, Демонстрация)
– Скрипты для проекта с логическим анализатором Vivado – Применение Tcl скриптов для добавления и подключения сигналов к логическому анализатору Vivado (Лекция, Лабораторная работа)
– Методология отладки в среде проектирования Vivado Design Suite – Применение методологии отладки проекта с помощью логического анализатора Vivado (Лекция, Лабораторная работа)
– Технология управления потреблением – Применение технологии снижения потребляемой мощности (Лекция)
– Безопасность битового потока – Пояснение концепции безопасности битового потока: запрет обратного считывания, шифрование битового потока и аутентификация (Лекция, Лабораторная работа)

записаться на обучение