Проектирование на базе FPGA с архитектурой UltraScale/UltraScale+

43 990 ₽

Сложность: средний
Продолжительность: 2 дня
Формат участия: в классе/онлайн
Расписание: по согласованию

Описание курса
В данном курсе рассматриваются наиболее важные аспекты архитектуры UltraScale и UltraScale+. Тематика рассчитана на разработчиков, уже имеющих опыт работы в Vivado Design Suite. Слушателям будут представлены как расширенные, так и новые ресурсы, появившиеся в самых последних семействах FPGA.

Занятия охватывают такие разделы, как введение в новые ресурсы CLB, блоки формирования тактовых сигналов (MMCM и PLL), глобальные и региональные тактовые ресурсы, блоки памяти и DSP, и компоненты source-synchronous интерфейсов. Кроме того, изучаются модернизированные высокоскоростные трансиверы и новая версия инструмента Transceiver Wizard. В данном курсе рассматривается также использование Memory Interface Generator и возможности подключения новой памяти DDR4.

Помимо этого, слушатели смогут узнать, каким образом лучше перевести проект и IP-ядро на архитектуру UltraScale и научатся оптимально использовать Vivado Design Suite. Сочетание теоретических занятий и практических работ даст возможность закрепить изучаемый материал.

Продолжительность
2 дня

Кому будет полезен курс?
Специалистам, желающим научиться разрабатывать устройства на UltraScale и UltraScale+.

Программное обеспечение
Vivado Design Suite

По завершении курса вы будете иметь все необходимые навыки для того чтобы:
– Уметь использовать достоинства основных ресурсов архитектуры UltraScale
– Использовать новые возможности CLB, понимая то, как это влияет на стиль описания на HDL
– Уметь назначать ресурсы блочной памяти, FIFO и блоков DSP
– Использовать возможности UltraRAM
– Корректно использовать ресурсы блоков ввода-вывода и SERDES
– Уметь использовать трассировочные ресурсы тактовой синхронизации, MMCM и PLL
– Использовать аппаратные IP-ядра, доступные для реализации высокоскоростных интерфейсов DDR4
– Задействовать дополнительные возможности аппаратных трансиверов
– Быстро и эффективно переводить IP-ядра и проекты на архитектуру UltraScale

Структура курса

День 1

– Обзор архитектуры UltraScale
– Обзор семейств UltraScale+
– Рекомендации по переносу проекта
– Архитектура CLB и техника кодирования на HDL
– Лабораторная работа 1: Оптимальная техника кодирования ресурсов CLB
– Средства тактовой синхронизации
– Лабораторная работа 2: Перенос средств тактовой синхронизации
– Лабораторная работа 3: Средства тактовой синхронизации
– Ресурсы памяти Block RAM, FIFO, UltraRAM
– Лабораторная работа 4: Перенос проекта с DDR3 MIG
– Лабораторная работа 5: Перенос проекта с DDR4 MIG

День 2

– Ресурсы DSP
– Ресурсы ввода/вывода, Component и Native режимы
– Лабораторная работа 6: Режимы работы ресурсов ввода/вывода
– Перенос проекта на FPGA
– Методология переноса проекта
– Лабораторная работа 7: Перенос проекта QSGMII
– Лабораторная работа 8: Перенос проекта 10G PCS/PMA и MAC
– Обзор свойств трансивера
– Мастер настройки трансивера
– Лабораторная работа 9: Ресурсы ядра трансивера

Описание лабораторных работ

Лабораторная работа 1

Оптимальная технология кодирования ресурсов CLB – Анализ проекта, в котором используется асинхронный сброс, путем генерирования различных отчетов, таких как Timing Summary и Utilization Report. Преобразование асинхронных сбросов в синхронные, удаление сигнала сброса из списка чувствительности. Исследование таких ресурсов CLB, как LUT и цепи ускоренного переноса.

Лабораторная работа 2

Перенос средств тактовой синхронизации – перенос проекта, разработанного на серии 7, на UltraScale, с акцентом на средствах тактовой синхронизации.

Лабораторная работа 3

Средства тактовой синхронизации – конфигурирование подсистемы тактовой синхронизации с помощью мастера настройки тактовых сигналов. Реализация нескольких выходов тактирования и распределение сигналов тактовой синхронизации по выделенным глобальным сетям.

Лабораторная работа 4

Перенос проектов с DDR3 MIG – перенос проекта, разработанного на серии 7 с использованием Memory Interface Generator, на архитектуру UltraScale. Подготовленный проект, содержащий MIG для Kintex-7 (плата KC705) с DDR3, переводится на Kintex UltraScale. В этом случае для архитектуры UltraScale используется MIG.

Лабораторная работа 5

Создание проектов с DDR4 MIG – создание контроллера памяти DDR4 с использованием утилиты Memory Interface Generator (MIG).

Лабораторная работа 6

Режимы работы блоков ввода/вывода – разработка высокоскоростного интерфейса source-synchronous, с использованием блоков SelectIO UltraScale, работающих в Component и Native режимах.

Лабораторная работа 7

Перенос проекта QSGMII – перевод существующего проекта для 7 серии на Kintex UltraScale. Данная работа показывает, как перенастраивается подключение портов ввода-вывода и каким образом можно оптимизировать использование доступных логических ресурсов.

Лабораторная работа 8

Перенос проекта 10G PCS/PMA и MAC – перевод успешно реализованного проекта для 7 серии, содержащего 10G Ethernet MAC и 10G PCS/PMA на UltraScale.

Лабораторная работа 9

Ресурсы ядра трансивера – использование мастера настройки трансиверов для создания проекта, использующего один последовательный трансивер, и изучение полученной файловой структуры.

записаться на обучение