Проектирование на VHDL

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ

Описание курса

Данный курс является исчерпывающим введением в язык описания аппаратуры VHDL. Особое внимание уделяется написанию качественного синтезируемого кода и кода, необходимого для проведения моделирования. Рассматриваются структурный, RTL и поведенческий стили кодирования. Занятия нацелены как на работу с FPGA в целом, так и конкретно с устройствами фирмы Xilinx. Полученная информация позволит посредством синтеза по принципу “сверху вниз” проектировать цифровые системы любой сложности. Курс сочетает в себе содержательные теоретические лекции с практическими лабораторными занятиями, позволяющими закрепить ключевые понятия. Кроме того, вы познакомитесь с более совершенными методами написания кода, которые помогут повысить мастерство и подготовят к курсу «Дополнительный тренинг по VHDL».

Пройдя данный трехдневный курс, получите ценный практический опыт. Студенты с минимальными знаниями VHDL смогут создавать эффективные аппаратные проекты и выполнять высокоуровневое HDL моделирование.

Продолжительность

3 дня

Кому будет полезен курс?

Инженерам, которые хотят эффективно использовать VHDL для проектирования, моделирования и синтеза цифровых систем

Что нужно знать заранее?

Знание основ цифрового проектирования

Программное обеспечение

Vivado Design Suite

Аппаратные ресурсы

Отладочная плата Kintex-7 FPGA KC705
*Данный курс не фокусируется на какой-то определенной архитектуре

По завершении курса вы будете иметь все необходимые навыки для того чтобы:

Писать синтезируемый код на VHDL
Понимать различия между поведенческим и структурным стилем кодирования
Отличать синтезируемый код от кода, предназначенного для моделирования
Использовать скалярные и композитные типы данных для представления информации
Использовать параллельные и последовательные структуры для регулирования информационного потока
Реализовывать стандартные конструкции на VHDL (конечные автоматы (FSM), память (ОЗУ/ПЗУ))
Выполнять моделирование VHDL проекта
Писать тестовые модули (testbench) и определять конструкции языка, предназначенные только для моделирования
Знать и использовать в своей практике наилучшие методы и стили кодирования
Оптимизировать VHDL код для более полного и гибкого использования аппаратных ресурсов FPGA фирмы Xilinx
Создавать и управлять проектами в среде проектирования Vivado Design Suite

Структура курса

День 1
Обзор языка VHDL
Демонстрация: Мультиплексор
Лабораторная работа 1: Работа с инструментами
Типы данных
Параллельные операции
Лабораторная работа 2: Использование параллельных структур
Процессы и переменные
Лабораторная 2: Использование параллельных структур
Процессы и переменные
Лабораторная работа 3: Создание простого процесса

День 2
Введение в testbench
Основы работы с Vivado симулятором
Лабораторная работа 4: Моделирование простого проекта
Создание памяти
Лабораторная работа 5: Создание двухпортовой памяти
Конечные автоматы - FSM
Лабораторная работа 6: Создание конечного автомата Мура
Использование аппаратных ресурсов FPGA фирмы Xilinx
Лабораторная работа 7: Маршрут проектирования

День 3
Циклы и операторы условия
Лабораторная работа 8: Использование циклов
Атрибуты
Функции и процедуры
Пакеты и библиотеки
Лабораторная работа 9: Создание собственного пакета
Работа со средствами моделирования
Написание хорошего тестового модуля (testbench)
Лабораторная работа 10: Создание оптимального тестового модуля (testbench)

Описание лабораторных работ

Лабораторные работы, выполняемые в данном курсе, дают необходимые базовые навыки по созданию синтезируемого RTL кода. В лабораторных работах рассматриваются все аспекты маршрута проектирования. Студенты самостоятельно пишут код, синтезируют, реализуют и моделируют проект. Основная цель лабораторных работ – написание кода, оптимально использующего аппаратные ресурсы кристалла.

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ