Проектирование устройств ЦОС в System Generator

43 990 ₽

Сложность: средний
Продолжительность: 2 дня
Формат участия: в классе/онлайн
Расписание: по согласованию

Описание курса
Данный курс познакомит Вас с инструментом System Generator и вооружит всеми необходимыми знаниями, позволяющими проектировать усовершенствованные и недорогие системы цифровой обработки сигналов (DSP). Курс нацелен на изучение того, как использовать инструмент System Generator, инструменты физической реализации и аппаратную ко-симуляцию. Сможете закрепить полученные знания, проделав практические упражнения, в которых реализуете дизайн на базе FPGA Xilinx, начиная от анализа концепции алгоритма, заканчивая аппаратной проверкой.

Продолжительность
3 дня

Кому будет полезен курс?
Системные инженеры, разработчики логики и опытные проектировщики аппаратного обеспечения, заинтересованные в цифровой обработке сигналов, и тех, кто реализует алгоритмы DSP с применением программного обеспечения MATLAB и пакета Simulink, и хочет использовать в своих проектах инструмент System Generator.

Что нужно знать заранее?
– Иметь опыт работы с программным обеспечением MATLAB и Simulink
– Знать основные понятия теории цифровой обработки сигналов

Программное обеспечение
– Vivado Design Suite
– MATLAB с пакетом Simulink

Аппаратные ресурсы
Архитектура: FPGA 7 серии

По завершении курса вы будете иметь все необходимые навыки для того чтобы:
– Знать маршрут проектирования в System Generator для реализации функций цифровой обработки сигналов
– Оценивать возможности FPGA Xilinx и реализовывать проект, начиная от создания концепции алгоритма, заканчивая аппаратной проверкой
– Применять различные базовые и более сложные функциональные блоки, доступные в System Generator
– Выполнять аппаратную проверку
– Работать с блоками, реализующими БПФ и КИХ фильтры
– Реализовывать системы с преобразованием частоты дискретизации
– Интегрировать модели System Generator в среду Vivado
– Проектировать интерфейсы для управления своей системой через процессор
– Генерировать IP ядра из C исходников для использования их в инструменте System Generator

Структура курса

День 1

– Введение в System Generator
– Основы программного обеспечения Simulink
– Лабораторная работа 1: Программное обеспечение Simulink
– Базовые понятия проекта Xilinx
– Демонстрационный пример: блоки Gateway в System Generator
– Лабораторная работа 2: Начало работы в System Generator
– Соединение блоков между собой
– Лабораторная работа 3: Соединение блоков между собой

День 2

– Реализация систем управления
– Лабораторная работа 4: Реализация систем управления
– Системы с преобразованием частоты дискретизации
– Лабораторная работа 5: Разработка КИХ фильтра на базе блока умножения с накоплением (MAC)
– Проектирование фильтров
– Лабораторная работа 6: Разработка КИХ фильтра с применением IP FIR Compiler

День 3

– Интеграция инструментов System Generator, Vivado Design Suite и Vivado HLS
– Лабораторная работа 7: Интеграция инструментов System Generator и Vivado IDE
– Платформы для цифровой обработки на базе FPGA Kintex-7
– Лабораторная работа 8: Интеграция инструментов System Generator и Vivado HLS
– Лабораторная работа 9: Синтез интерфейса AXI-4 Lite

Описание лабораторных работ

Лабораторная работа 1

Программное обеспечение Simulink – узнаете, как использовать блоки пакета Simulink и спроектировать систему.

Лабораторная работа 2

Начало работы в System Generator – в данной лабораторной работе представлен проект с применением блоков DSP48. Выполняется аппаратная проверка на отладочной плате Xilinx.

Лабораторная работа 3

Соединение блоков между собой – использование блоков маршрутизации сигнала.

Лабораторная работа 4

Реализация систем управления – проектирование генератора адреса при помощи стандартных блоков и М-кода.

Лабораторная работа 5

Разработка КИХ фильтра на базе блока умножения с накоплением (MAC) – в данной работе проектируется полосовой КИХ фильтр на базе блока умножения с накоплением и выполняется его проверка посредством аппаратного моделирования при помощи отладочной платы Xilinx.

Лабораторная работа 6

Разработка КИХ фильтра с применением FIR Compiler – проектируется полосовой КИХ фильтр при помощи блока FIR Compiler. Далее, дизайн проверяется посредством аппаратного моделирования при помощи отладочной платы Xilinx.

Лабораторная работа 7

Интеграция инструментов System Generator и Vivado IDE –интегрируется модель, созданная в инструменте System Generator, в проект, разработанный в среде Vivado IDE.

Лабораторная работа 8

Интеграция инструментов System Generator и Vivado HLS –генерируется IP-ядро из проекта на базе С кода, и используется полученный блок в модели System Generator.

Лабораторная работа 9

Синтез интерфейса AXI-4 Lite –дополняется модель System Generator интерфейсом AXI4-Lite, создается IP и интегрируется в процессорную систему Zynq.

записаться на обучение