Проектирование интерфейсов памяти DDR3 на FPGA 7 серии

Описание курса
‍Данный курс предназначен для разработчиков аппаратуры, желающих научиться проектированию интерфейсов памяти на Xilinx FPGA. На занятиях даются основные концепции проектирования, реализации и отладки высокоскоростного ввода/вывода памяти на базе 7-ой серии FPGA, а также изучаются соответствующие средства их проектирования, отладки и реализации. Базовым типом памяти, рассматриваемым на данном курсе являются DDR2 и DDR3. По желанию, возможно также рассмотрение RLDRAMII, LPDDR2, and QDRII+. Лабораторные работы выполняются для DDR3, установленной на плате Kintex-7 FPGA KC705.

‍Продолжительность
‍2 дня

‍Кому будет полезен курс?
‍Разработчикам на FPGA

‍Что нужно знать заранее?
– Опыт работы на Verilog или VHDL или прохождение курсов: «Проектирование на Verilog» или «Проектирование на VHDL»
– Опыт разработки цифровых схем (конечные автоматы и синхронное проектирование)
– Базовые знания архитектуры FPGA
– Владение инструментами реализации Xilinx
– Понимание основ ввода/вывода
– Знакомство с высокоскоростными стандартами ввода/вывода

‍Программное обеспечение
– Vivado Design Suite
– Mentor Graphics Questa Simulator
– Mentor Graphics HyperLynx

‍Аппаратная платформа
– Архитектура: FPGA 7 серии
– Отладочная плата: отладочная плата КС705

‍По завершении курса вы будете иметь все необходимые навыки для того чтобы:
– Уметь выделять ресурсы FPGA, необходимые для интерфейсов памяти
– Задавать различные типы памяти
– Использовать инструменты Xilinx для генерации интерфейсов памяти
– Моделировать интерфейсы памяти в симуляторе Vivado
– Реализовывать интерфейсы памяти
– Уметь определять опции проектирования печатной платы для реализации интерфейсов памяти
– Тестировать и отлаживать проекты с интерфейсом памяти
– Выполнять базовое моделирование для проверки целостности сигналов интерфейса памяти

‍Структура курса

День 1
– Введение
– Обзор FPGA 7 серии
– Обзор устройств памяти
– Ресурсы интерфейса памяти 7 серии
– Структура и сигналы контроллера памяти
– Генерирование интерфейса памяти с помощью MIG
– Лабораторная работа 1: Генерирование ядра MIG – Построение контроллера памяти DDR3 с помощью Memory Interface Generator (MIG) из IP каталога Vivado. Настройка программного ядра контроллера памяти для платы KC705
– Моделирование проекта с MIG
– Лабораторная работа 2: Моделирование проекта с MIG – моделирование контроллера памяти, созданного в лабораторной работе 1, в симуляторе Vivado или Mentor Graphics QuestaSim

День 2
– Реализация проекта с MIG
– Лабораторная работа 3: Реализация проекта с MIG – реализация контроллера памяти, созданного в предыдущей лабораторной работе. Модификация ограничений, синтез, реализация, создание файла загрузки, программирование FPGA и проверка функциональности
– Тестирование и отладка интерфейса памяти
– Лабораторная работа 4: Отладка проекта с MIG – отладка проекта интерфейса памяти с помощью логического анализатора Vivado
– MIG во встраиваемых процессорных системах
– Лабораторная работа 5: MIG в интеграторе IP– Использование редактора блочного проекта для включения ядра MIG во встраиваемую процессорную систему
– Разработка интерфейса памяти на уровне печатной платы
– Моделирование печатной платы с DDR3 (факультативно)
– Лабораторная работа 6: Моделирование для проверки целостности сигналов DDR3 – Изучаются основные опции анализа сигналов, используемые для проверки формы сигналов и оптимизации проекта