Vivado Design Suite
для пользователей ISE Project Navigator

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ

Описание курса

Данный курс является введением в среду разработки Vivado Design Suite. Он предназначен для опытных пользователей ПО ISE, которые хотели бы в полной мере использовать возможности Vivado Design Suite. На занятиях слушатели получат представление о проектах Vivado Design Suite, маршруте проектирования, проектных ограничениях, и базовых временных отчетах.

Продолжительность

2 дня

Кому будет полезен курс?

Разработчикам проектов на FPGA, использующим ПО Xilinx ISE Design Suite.

Что нужно знать заранее?

Базовое владение языком VHDL или Verilog
Иметь опыт цифрового проектирования

Программное обеспечение

Vivado Design Suite

Аппаратные ресурсы

Архитектура: UltraScale и FPGA 7 серии
Отладочная плата: Kintex UltraScale FPGA KCU105 или плата Kintex-7 FPGA KC705
*В данном курсе основное внимание уделяется архитектуре FPGA серий UltraScale и 7

По завершении курса вы будете иметь все необходимые навыки для того чтобы:

С помощью Project Manager запускать новый проект
Правильно выбирать маршруты проектирования Vivado IDE (проектный и непроектный режимы)
Определять наборы файлов (HDL, XDC, simulation)
Уметь анализировать проект с помощью возможности перекрёстного выбора объектов, Schematic viewer, и Hierarchical viewer
Синтезировать и реализовывать HDL проект
Уметь применять системный подход для введения временных ограничений и достижения требуемых временных характеристик
Использовать доступные отчеты по синтезу и имплементации для анализа проекта (использование аппаратных ресурсов, временные характеристики, энергопотребление и т.п.)
Уметь использовать базовые Tcl отчеты (check_timing, report_clock_interaction, report_clock_networks и report_timing_summary)

Структура курса

День 1
Методология проектирования UltraFast - Планирование: Введение в методические рекомендации по планированию и контрольный список методологии проектирования UltraFast
Методология проектирования UltraFast – Создание и анализ проекта: Обзор методических рекомендаций по созданию и анализу проекта
Технологии кодирования на HDL: Основные рекомендации по цифровому кодированию проектов на FPGA
Сброс: Изучение влияния асинхронных сбросов в проекте
Дублирование регистров: Использование дублирования регистров для уменьшения количества высоконагруженных цепей в проекте
Технология синхронного проектирования: Рассмотрение технологии синхронного проектирования, используемой в проектах на FPGA
Введение в Vivado Design Suite: Ознакомление с Vivado Design Suite
Введение в режимы проектирования: Ознакомление с режимами проектирования: проектный и непроектный режимы
Маршрут проектирования в Vivado Designe Suit в проектном режиме: Создание проекта, добавление файлов в проект, обзор графического интерфейса Vivado IDE, моделирование проекта
Синтез и имплементация: Задание временных ограничений в соответствии со сценарием проекта, синтез и реализация
Базовый анализ проекта в Vivado IDE: Использование различных средств для анализа проекта в среде разработки Vivado
Распределение контактов ввода/вывода в Vivado Design Suite: Использование инструмента I/O Planning для привязки портов ввода/вывода к контактам микросхемы и определения электрических параметров

День 2
Маршрут проектирования с IP: Задание параметров IP, интеграция IP в проект, проверка иерархии проекта
Проектирование с IP интегратором: Использование Vivado IP интегратора для создания подсистемы uart_led
Маршрут проектирования в Vivado Designe Suit в непроектном режиме: Создание проекта
Введение в среду Tcl Оновные сведения по Tcl (командному языку инструментов)
Анализ проекта с использованием Tcl команд: Рассмотрение процесса анализа проекта с использованием Tcl команд
Написание скриптов для проектного режима среды проектирования Vivado: Использование Tcl команд в проектном режиме
Написание скриптов для непроектного режима среды проектирования Vivado: Использование Tcl команд в непроектном режиме

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ