Продвинутый курс по XDC и статическому временному анализу в Vivado Design Suite для пользователей ISE

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ

Описание курса

Данный курс поможет опытным пользователям ПО ISE овладеть работой в среде проектирования Vivado Design Suite. На занятиях студенты изучат механизмы работы с исходными базами данных и статического временного анализа (STA). В программу курса включены такие аспекты, как применение Tcl для навигации по проекту, использование проектных ограничений формата XDC и создание временных отчетов. Также изучаются вопросы определения временных ограничений для входных/выходных регистров в режиме SDR, DDR, интерфейсов source-synchronous и system-synchronous.Помимо этого, слушатели научатся задавать path-specific, false path, и min/max временные ограничения, а также узнают о приоритетах временных ограничений. На занятиях изучаются средства создания скриптов в Vivado Design Suite и демонстрируется использование скриптов в проектном режиме.

Кроме того, студенты смогут освоить наиболее современные приёмы проектирования на FPGA и получат опыт, гарантирующий успешную работу в Vivado Design Suite. Полученные на занятиях навыки позволят повысить производительность и надежность разрабатываемых проектов. В этом аспекте рассматриваются такие вопросы, как системный перезапуск проекта, цепи синхронизации, оптимальное кодирование на HDL и технологии оптимизации временных параметров в среде разработки Vivado. Информация этого курса входит в состав темы под общим названием “Методология проектирования UltraFast”. Также приводится контрольный список методологии проектирования UltraFast.

Продолжительность

3 дня

Кому будет полезен курс?

Действующим разработчикам на Xilinx ISE Design Suite

Что нужно знать заранее?

Настоятельно рекомендуется пройти обучение по курсу "Vivado для пользователей ISE Project Navigator"
Владение HDL (VHDL или Verilog)
Опыт цифрового проектирования

Программное обеспечение

Vivado Design Suite

Аппаратные ресурсы

Архитектура: UltraScale и FPGA 7 серии
*В данном курсе основное внимание уделяется архитектуре FPGA серий UltraScale и 7

По завершении курса вы будете иметь все необходимые навыки для того чтобы:

Используя списки фильтров объектов, осуществить доступ к исходным объектам из базы данных проекта
С помощью параметров setup и hold проверить и описать компоненты временного отчета
Задавать соответствующие ограничения по входу и выходу и создавать временные отчеты, включающие в себя входные и выходные маршруты
Понимать, как вариации процесса производства влияют на временной анализ, а также иметь представление о том, каким образом min/max информация временного анализа отображается во временном отчете
Описывать все доступные опции команд: report_timing и report_timing_summary
Применять и модифицировать в проекте соответствующие временные ограничения на входные/выходные пути для интерфейсов source-synchronous и system-synchronous
Осуществлять анализ временного отчета для определения центрального положения фронта тактового сигнала в окне данных
Создавать скрипты для маршрутов в проектном и непроектном режимах
Описать контрольный список методологии проектирования UltraFast
Определить ключевые области оптимизации вашего проекта для обеспечения его соответствия поставленным задачам и реализации требуемых параметров функционирования
Определять проект с корректно заданными временными ограничениями
Оптимизировать HDL код для эффективного использования ресурсов FPGA и обеспечения требований к параметрам быстродействия
Уметь реализовывать функцию сброса, без ухудшения надежности и снижения быстродействия проекта
Создавать более надежный проект, менее уязвимый в части метастабильности и в последующем требующий меньше времени на отладку
Уметь использовать технологию достижения требуемых временных параметров в среде проектирования Vivado Design Suite
На базе изученного материала и опыта, полученного в процессе выполнения лабораторных работ, эффективно использовать приёмы методологии проектирования UltraFast

Структура курса

День 1
Методология проектирования: UltraFast: Обзор - введение в методологию проектирования UltraFast
Методология проектирования: UltraFast: Современные технологии – методические рекомендации по использованию современных технологий
Мастер задания временных ограничений: использование мастера задания временных ограничений для определения недостающих временных ограничений в проекте
Редактор временных ограничений – обзор средств редактирования временных ограничений
Обзор временных отчётов в среде разработки Vivado – генерация и использование отчётов для выявления путей, не удовлетворяющих требованиям по временным ограничениям
Ограничения по тактовым сигналам (основные сведения) – задание ограничений для тактовых сигналов и выполнение временного анализа
Отчёт о взаимодействии тактовых доменов – Применение отчета report_clock_interaction для определения взаимодействия между тактовыми доменами
Отчёт по тактовым цепям – использование отчёта report_clock_networks для просмотра первичных и сгенерированных тактовых сигналов

День 2
Временные ограничения по входам/выходам и виртуальные тактовые сигналы – задание временных ограничений для интерфейсов ввода/вывода и выполнение статического временного анализа
Отчёт Timing Summary: Использование отчета timing_summary_report после имплементации для определения параметров быстродействия
Анализ параметров Setup и Hold Time – описание временного анализа по Setup и Hold
Сгенерированные тактовые сигналы - Использование отчета report_clock_networks для выявления наличия сгенерированных тактовых сигналов
Ограничения Clock Group – Применение ограничения set_clock_groups для асинхронных тактовых доменов
Основные сведения по Timing Exception – ограничения Timing Exception и использование их для тонкой настройки временных параметров проекта
Цепи синхронизации – Применение цепей синхронизации для передачи сигналов между тактовыми доменами
Отчёт Report Datasheet – Использование отчета report_datasheet для определения оптимального запаса времени по Setup и Hold для входных/выходных интерфейсов

День 3
Работа с временными ограничениями «baselining» - Рекомендуемый Xilinx порядок работы с процедурами baselining для последовательного достижения требуемых временных характеристик проекта
Конвейеризация – Использование конвейеризации для повышения быстродействия проекта
Сценарии для входных/выходных временных параметров – Обзор различных сценариев для входных/выходных временных параметров, таких как интерфейсы source-synchronous и system-synchronous, прямой и MMCM захват, выравнивание данных по центру или фронту
Source-Synchronous интерфейс – Применение ограничений на задержу по входу/выходу и выполнение статического временного анализа для source-synchronous, (DDR) интерфейса
System-Synchronous интерфейс - Применение ограничений на задержу по входу/выходу и выполнение статического временного анализа для входного system-synchronous интерфейса
Приоритет временных ограничений – Определение приоритета временных ограничений
Анализ «что если?» - Разъяснение процесса временного анализа при использовании мультиплексора тактовых частот
Введение в Floorplanning - Введение в Floorplanning и использование Pblock при Floorplanning Оптимизация на физическом уровне – применение оптимизации на физическом уровне для достижения требуемых временных параметров

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ