Инструменты и техника
частичной реконфигурации

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ

Описание курса

В предлагаемом курсе рассматриваются вопросы использования среды проектирования Vivado Design Suite для разработки, реализации и загрузки проекта в FPGA на базе технологии с частичной реконфигурацией (PR). Материал курса даст возможность получить хорошее представление о технологии PR и узнать методы успешной реализации проекта. Вы ознакомитесь с современными технологиями, а также тонкостями процесса проектирования с PR. Кроме того, вам будет продемонстрировано использование контроллера PR и IP развязки в процессе PR. Помимо этого, слушатели получат представление о реализации PR во встроенной процессорной системе.

Этот курс, охватывающий как маршрут проектирования, так и механизм создания PR проекта, включает в себя рассмотрение требований и рекомендаций по проектированию на базе архитектур UltraScale и 7 серии. Дополнительно, слушателям будут представлены различные технические приемы, с фокусированием на соответствующие стили кодирования для систем с PR, и даны рекомендации по проектированию на системном уровне и практическому применению. Кроме того материал курса включает в себя вопросы отладки проектов с PR.

Продолжительность

2 дня

Кому будет полезен курс?

Разработчикам цифровой аппаратуры, имеющим опыт работы на HDL (VHDL или Verilog), владеющим методологией проектирования Xilinx и желающим освоить технологию частичной реконфигурации.

Что нужно знать заранее?

Материал курса "Проектирование на FPGA в Vivado Design Suite #1"
Материал курса "Проектирование на FPGA в Vivado Design Suite #2"
Материал курса "Проектирование на FPGA в Vivado Design Suite #3"
Опыт работы на HDL (VHDL или Verilog)

Программное обеспечение

Vivado Design Suite

Аппаратные ресурсы

Архитектура: UltraScale и FPGA 7 серии
Отладочная плата: Kintex UltraScale FPGA KCU105 или Kintex-7 FPGA KC705

По завершении курса вы будете иметь все необходимые навыки для того чтобы:

Разработать и скомпоновать систему с частичной реконфигурацией (PR) для Ultrascale, 7 серии, и Zynq
Уметь определить регионы PR и реконфигурируемые модули
Генерировать битовые потоки для полного и частичного проектов
Использовать компоненты ICAP, PCAP для загрузки системы
Понимать то, как частичная реконфигурация влияет на различные ресурсы FPGA: блочную память, блоки ввода/вывода, конфигурационные логические блоки, тактовые буферы, трансиверы
Реализовать систему с PR с использованием технологий:
- прямое соединение JTAG
- floorplanning
- использование временных ограничений и анализа
Реализовать систему с контроллером PR
Реализовать систему с PR в составе процессорной системы
Уметь отладить проект с PR

Структура курса

День 1
Методология частичной реконфигурации (PR)
Демонстрация: Введение в методологию частичной реконфигурации с PR
Маршрут проектирования с PR
Лабораторная работа 1: Маршрут проектирования с PR
Рекомендации по проекту с PR
Лабораторная работа 2: Floorplanning
По желанию: Обзор конфигурации FPGA
Битовый поток при PR
Демонстрация: контроллер PR
Рекомендации по разработке проектов с PR
Лабораторная работа 3: Применение контроллера PR (PRC) в проекте с PR

День 2
Управление тактовыми сигналами, вход/выходами, гигабитными трансиверами
Управление временными ограничениями в проектах с PR
Лабораторная работа 4: Временные ограничения и анализ при PR
Частичная реконфигурация во встраиваемых процессорных системах
Лабораторная работа 5: Частичная реконфигурация во встраиваемых процессорных системах
Отладка проекта с частичной реконфигурацией
Лабораторная работа 6: использование IP логического анализатора для отладки проекта с частичной реконфигурацией
Рекомендации по проектам с PR
PCIe Core и частичная реконфигурация

Описание лабораторных работ

Лабораторная работа 1.
Маршрут проектирования с PR – Рассматривается основной маршрут проектирования в проектах с PR. По завершении лабораторной работы в отладочную плату через JTAG загружается частичный битовый поток.

Лабораторная работа 2.
Floorplanning – Демонстрируется создание Pblock для проекта с PR. Данная практическая работа позволяет понять то, как свойство SNAPPING_MODE влияет на Pblock.

Лабораторная работа 3.
Применение контроллера PR (PRC) в проекте с PR – Рассматривается использование PRC IP и аппаратных триггеров для управления частичным битовым потоком.

Лабораторная работа 4.
Временные ограничения и анализ при PR – Рассматривается влияние выделенных в кристалле зон и реконфигурируемых частей проекта на его быстродействие.

Лабораторная работа 5.
Частичная реконфигурация во встраиваемых процессорных системах – Демонстрируется реализация проекта с PR в составе встроенной процессорной системы.

Лабораторная работа 6.
Использование IP логического анализатора для отладки проекта с частичной реконфигурацией – Демонстрируется использование модуля ILA для отладки проектов с PR, и рассматриваются сигналы, которые следует контролировать при отладке.

ЗАПИСАТЬСЯ НА ОБУЧЕНИЕ